hjælpe behov for FPGA timing constraint

[cdcll]

Jeg har 2 oscillatorer tilsluttet til fpga, den freq.af en langt højere end den anden, jeg vil gerne vide, hvordan du indstiller timingen hindring for de forskellige krav i samme peoject,
såsom Fmax, setup tid, hold tid osv.

Tak!

 

[cdcll]

kan nogen hjælpe mig?Jeg bruger qu (at) rtus II v3.0.