hjælpe med signal matchende afsløring

[fpgaguy]

Hej,

Jeg forsøger at skrive VHDL-kode, der registrerer, når både stigning i signalet på samme tid.Do you guys have nogen idé om, hvordan man skriver VHDL, der registrerer det punkt, hvor to signaler går fra 0 til 1 på samme tid?

FPGAguy

 

[srinivas_kamana]

Følgende erklæring hjælper nemlig ur spørgsmål

if (signal1 = '1 'og signal1'event og signal2 = '1' og signal2'event)

 

[fpgaguy]

Hej,

Jeg tror, det afhænger af to ure, og jeg kan ikke lide det vil fungere, når du syntetisere koden.

FGPAguy

 

[srinivas_kamana]

Et ur er nok.

 

[xang]

srinivas_kamana skrev:

Følgende erklæring hjælper nemlig ur spørgsmålif (signal1 = '1 'og signal1'event og signal2 = '1' og signal2'event)

 

[srinivas_kamana]

signal <= signal1 og signal2;
Bedre har over en udenfor processen og bruge signal i sensitivitylist
nu bruge dette signal til kontrol med
if (signal = '1 'og signal'event)

 

[Jabi]

u kan dit problem med brug proces struktur:

proces (signal1)
begynd
if (sinal2'event)
...
endif;
end process;

Bemærk, at dit program kører parallelt (uden i processen)!