[hlp] PLL kontrol spænding tendens til at Vdd

[mohamedabouzied]

Hej Alle
Jeg har deisgned en PLL som en frekvens synthesizer
Jeg har designet loop filter ved hjælp af Matlab
vha. S domæne.

Alle blokke, Debiter pumpe pfd, vco og adskillelsesstolpen er færdig i transistor plan

når jeg simulere dem alle i feedback loop, der anvender transiente analyse i kadencen

kurven for spænding kontrol har en underlig adfærd.

første, det går så alle kontrol-system og har en god oversvingning
derefter sin værdi falder, hvilket er et godt tegn
men en fter et stykke tid, det begynder at stige igen grave sin måde at Vdd desværre.

hvorfor dette sidste stige en ppear?
Hvad er en poosible problem i mit desing?

Thanx in advance
MohamedAbouzied

 

[r]

Hvis din feedback adskillelsesstolpen ikke virker, PLL måske ikke korrekt kontrol af spænding, og ingen feedback kommende betyder det vco ikke oscillerende der flytter kontrol spænding til VDD.Ved forekomst af mærkelige opførsel du kontrollere produktionen af feedback adskillelsesstolpen.Hilsen.

 

[Blackuni]

Hej,

skematisk r atleast netlst vil b meget nyttigt at debug

men her r par forslag i Qs.

1.alle ur blokke fungerer som forventet særskilt i transistor plan?

2.kan u forsøge simulation uden VCO at kontrollere funktionaliteten af pfd -> CP -> LPF med en test vektor??

thnx

 

[mohamedabouzied]

thanx for din genafspille både
men min adskillelsesstolpen delievers et signal til pfd, hvilket er tæt på lige min referencefrekvens

om blackuni:
hver blok arbejdede separetly som du siger.
men jeg ved ikke understannd din
2. soultion !!!!!

Thanx in advance
MohamedAbouziedLagt efter 2 minutter:Jeg bruger
3. For filter
her er et plot af, hvad der vises:
grønt på output beregning pumpe
den blå på input af VCO
Beklager, men du skal login for at se denne tilslutningskrav

 

[safwatonline]

forsøge at gøre et stort signal opførsel model af PLL og derefter indsætte hver blok på et tidspunkt, hvis de arbejder bøde derefter indsætte blokere par (gerne pfd, CP)

 

[r]

Debiter-pumpe kan have misforhold i sin op og ned nuværende netværk, eller pfd ikke fungerer ordentligt for input fase forskel.Du kan tjekke udgange af pfd og charge-pumpe hver for sig og sammen.

 

[Blackuni]

Hej,

Som "røget" foreslået, min anden Q er prøve at simulere pfd CP LPF og kontrollere produktionen af LPF.

for denne u kan bruge ideelle pwl r puls 2 levering ref.CLK og CLK til pfd.Men gør dem til at reflektere ur oprindelige scenario.

Også kontrollere ur pfd o / p

kan u andel skematiske r netlist for de 3??Thnx

 

[LvW]

Citat: Jeg bruger

3. For filter
Nr. nuller?
Betyder det, du har forsøgt at designe en
4. For PLL (som VCO tilføjer en rækkefølge)???

 

[mohamedabouzied]

Hej
Thanx for vores guros til stor hjælp.

problemet var simulator selv.
Jeg brugte liberal mode til transient simulering.
men dette er forkert.

Jeg skulle have brugt moderat eller konservativ modes at have låsning.
Jeg håber, at dette er nyttigt for andre mennesker.

salam
MohamedAbouzied