Hukommelse Modellering i RTL hjælp Verilog - hjælp behov

[rockskuller]

Jeg har brug for at syntetisere Instruktion og Data hukommelsesmoduler. Hvordan kan det være modelleres i RTL hjælp Verilog. Faktisk for adfærdsmæssige hukommelse modellering Jeg bruger Reg. [wordsize: 0] array_name [0: arraysize]

 

[pini_1]

Hej Det er, hvad jeg gjorde for system C. Hvis det hjælper .... # Det følgende er en model for dual port RAM. # Det læser er asynkron og skrive er synkrone. # En test-bænk med en generator er også inkluderet. .... http://bknpk.no-ip.biz/SCdpram/SCdpram.html

 

[rockskuller]

Takket være en masse!

 

[rsqf]

Hej du kan bruge nogle værktøjer til at generere hukommelsen modellering. herunder alle de format

 

[pini_1]

Er disse værktøjer genererer hukommelse model for systemet C.

 

[rockskuller]

@ rsqf Kan du nævne disse værktøjer navn?

 

[rsqf]

[Quote = rockskuller] @ rsqf Kan du nævne disse værktøjer navn? [/Quote] såsom Artisan hukommelse compiler, Xilinx mempry compiler.