Hvad betyder. SDC-fil indeholder?

[vreddy]

kan nogen forklare mig, ABT detaljen info ABT SDC-fil ...... wat jeg kender /: ---- SDC begrænsninger har, opsætning og holde gang oplysninger, CLK til alle net, timing info for std celler, blokke, io puder .. io forsinkelser og havne pins, ........ ....... andet end dette anythin mere? wat ABT falsk vej, multi CLK vej det også conatins eller ej? plz ikke rette mig hvis jeg tager fejl hvad angår

 

[uday_das]

Ja, SDC fil indeholder timing undtagelse stier dvs. falsk vej (set_false_path), multicyklus sti (set_multicycle_path), som anvendes af downstream værktøj som STA værktøj mv

 

[rjainv]

det er en forenklet format for passage timing undtagelser forstås af værktøjer fra forskellige leverandører ... Det har kun tidsbegrænsninger og undtagelser, nemlig 1) ur definitioner, kilde latenstid 2) IO forsinkelser 3) multicyklus stier 4) maks. forsinkelser 5) false_paths 6) caseanalyse

 

[vreddy]

tak Jain, men kan u udforme hver af dem ..... thanks in advance

 

[rjainv]

1) ur definitioner, kilde latenstid alle create_clocks / create_generated_clocks at definere uret kilder kilde latenstid er ankomsten af ​​ur på uret kilden punkt 2) IO forsinker input forsinkelse eller output forsinkelse af signalet på havnene i design. 3) multicyklus stier Hvis der er multicyklus stier i dit design. Dette er for at slappe af setup, og hvis det er relevant, slappe holde krav. 4) max forsinkelser stedet for at bruge clock periode, giver en max forsinkelse begrænsning som svarende til setup check. ligesom der er en min forsinkelse, begrænsning som svarende til hold check. Der brug varierer ... 5) false_paths Stier, der gennem design er kendt for at være statisk, eller for den aktuelle analyse er ikke bekymrer sig ... som test-mode / konfiguration signaler etc. .. 6) caseanalyse at bryde de tidsmæssige buer, som ikke findes i design. Det er ligesom at sætte din chip i en af ​​de mulige driftstilstande. Ligesom testtilstand / mbist mode / JTAG tilstand eller funktionelle tilstand osv. ..