Hvad er Netlist og RTL?

[engrbabarmansoor]

Kan nogen klart forklare, hvad der netlist og RTL?

 

[research235]

Hej Engrbabar Det øverste niveau design, som generelt er u skrive i VHDL r Verilog. kan RTL niveau .. men wen u sysnthesis dette ved hjælp af syntese værktøjer som design compiler vi får en port niveau netlist. hvilket faktisk betyder en liste over alle interconnects på transistor niveau. Den RTL er det øverste niveau post .. Lad mig vide, hvis jeg tager fejl, Suresh

 

[rsrinivas]

[Quote = research235] Hej Engrbabar Det øverste niveau design, som generelt er u skrive i VHDL r Verilog. kan RTL niveau .. men wen u sysnthesis dette ved hjælp af syntese værktøjer som design compiler vi får en port niveau netlist. hvilket faktisk betyder en liste over alle interconnects på transistor niveau. Den RTL er det øverste niveau post .. Lad mig vide, hvis jeg tager fejl, Suresh [/quote] Det er en liste over interconnects på porten og foruddefinerede blokke niveau synes jeg.

 

[maks10]

RTL betyder blot Register Transfer Logic. Som en udvidelse siger, at det betyder data overføres mellem registrene / flops. Sig for eksempel hvis du er i et design, vi ønsker at kommunikere mellem to blokke fra B1 til B2. Her har vi overføre data fra B1 til en flipflop og derefter til B2. Denne måde at interfacing er nævnt som RTL. Netlist refererer til den faktiske gennemførelse af en særlig logik eller design & ts sammenkoblinger. Det kan være en billedlig repræsentation (kan lide, hvad vi ser efter syntese i DC) eller kan være en skriftlig en som i SPICE. Den ene ser vi i DC er gate netlist & i SPICE er transistor netlist.

 

[mssajwan]

Netlist u får efter syntese RTL.Its en port niveau svarende til RTL (uden forsinkelser)

 

[gliss]

Uden forsinkelser? Der bør ikke være nogen forsinkelse i RTL eller en netlist. Forsinkelser er specificeret af timing oplysninger i biblioteket repræsentation af den fysiske chip.

 

[Raptor]

RTL: Funktionalitet enhed skrevet på sprog som Verilog, VHDL. Dens kaldte RTL, hvis det kan syntetiseres, at det kan konverteres til gate niveau beskrivelse. Netlist: Du får en netlist efter du syntetisere en RTL. Dette er gate-niveau beskrivelse af anordningen. Det høje niveau udsagn i RTL vil blive konverteret til gate-niveau. For eksempel hvis der konverteres til MUX .... For timing simultion Netlist bruges sammen med SDF (indeholder oplysninger om forsinkelser)!