Hvad vil afgøre VDS dråbe 4 transistorer bias i cascode struktur?

[rampat]

Hej Alle Jeg har en meget grundlæggende question.if du har 4 transistorer (2 PMOS 2 NMOS) i cascode struktur, hvad vil afgøre VDS trykfald over hver af transistoren forudsat alle er i mætning? tak rampat

 

[amir88]

Jeg kan ikke forstå dig, men jeg synes du skal overveje disse EQU:. NMOS: Vds> Vgs-femte PMOS: Vds <Vgs-femte

 

[checkmate]

VdS vil blive afgjort af produktionen modstand, multipliceret med den påvirke strømmen. Hvis du forsøger at tvinge de samme påvirke nuværende både fra PMOS side og NMOS side, de sandsynligvis til at matche, hvilket ville tvinge den ene side ind i lineære regionen. Det er grunden til en CMFB er nødvendig for fuldt differentieret forstærkere at tvinge sluttrin til at forblive i mætning.

 

[Teddy]

Jamen det er en smule problem. Hvis du bruger den grundlæggende regel amir88 foreslået du vil overdesign. Denne regel gælder for store geometrier (mere end 1um gate længde), da den ikke indeholder alle de effekter. Hvis du går lavere jeg vil anbefale at bruge vdsat parameter fra modellen. Søg BSIM3 model for vdsat forklaring.

 

[dick_freebird]

Det VDS af "mester" enheder vil blive cascode bias spændinger, mindre VT af "vagt" enheder (VGS @ ID setpunkt). Vagterne »VDS formentlig bærer udgangssignalet af renter og vil variere meget i ansøgningen. Du kan påtage sig en fælles-mode punkt med henblik på analyse. En forstærker, der bekræfter den antagelse, at alle er i mætning, vil sandsynligvis have en meget lav dynamikområde periode, som stadig er sandt. Uden for dette interval, du ville forvente at se vinde nedbrydes, offset tilfalde, osv.

 

[amir88]

Jamen det er en smule problem. Hvis du bruger den grundlæggende regel amir88 foreslået du vil overdesign. Denne regel gælder for store geometrier (mere end 1um gate længde), da den ikke indeholder alle de effekter. Hvis du går lavere jeg vil anbefale at bruge vdsat parameter fra modellen. . Søg BSIM3 model for vdsat forklaring

Teddy har ret:. D