Hvilken slags denne Netlist

L

luxboy

Guest
Den Netlist er i verilog.Det synes det er blevet syntetiseret, og alle sætning er "overdrage" syntaks, men ikke gate niveau.Så kan det være syntese igen base på anden teknologi lib.Det er ikke RTL stil verilog men mere som en Netlist.

Enhver ved, hvad er dette format?Og hvordan man kan opnå dette?

 
Ifølge din beskrivelse, synes det at være den "strukturelle" Verilog.
-------------------------------------------------- -----------------------------
http://toolbox.xilinx.com/docsan/xilinx4/data/docs/xst/verilog4.html

Verilog kan skrives i forskellige abstrakt plan:
1) Behavioral
2) RTL (Register Transfer Level)
3) Strukturelle
-------------------------------------------------- ------------------------------

Eksempel:
ikke a_inv (a_not, a); / / tildel a_not = ~ a;
ikke b_inv (b_not, b) / / tildel b_not = ~ b;
og a1 (x, a_not, b); / / tildel x = a_not & b;
og A2 (y, b_not, a); / / tildeler y = b_not & a;
eller ud (c, x, y); / / tildel c = x | y;
-------------------------------------------------- ------------------------------
....Enhver ved, hvad er dette format?Og hvordan man kan opnå dette?
==> Denne form for Verilog kode kan oversættes fra gate-niveau Netlist skematiske-entry-database.

 
Hej
Fra din beskrivelse, synes det bør det være verilog testbench genereres fra nogle værktøj som FastScan.

 
Det kunne være den generiske Netlist eksporteret fra synthesizer (tidl. BG).Fordi det ikke tilknyttet nogen std biblioteket celle, kan det være re-feed til en anden synthesizer til at generere porten Netlist på målet biblioteket.En skik Jeg havde hørt, er, at RTL -> DC (BG) -> generisk Netlist -> synpifly -> FPGA's Gate Netlist -> FPGA »ÅOP (ex, QuotaII for Altera enhed).

Med venlig hilsen
Jarod

 
Tak alle.
Jeg tror måske jarodz gav det rigtige svar til mig.Jeg sommetider fik verilog fil for nogle moduler i denne stil, og jeg kan ikke se, hvordan det gennemføre i detaljer.Det er en eller anden måde kedeligt mig, hvis jeg ønsker at ændre nogle opførsel indeni.Men måske er det også forfatterens fælden.Han ønsker ikke at en anden få mere at vide detailly hvordan den gennemfører.

Er der alligevel findes for denne oversættelse tilbage til RTL?

 
Efter min mening, kan det være resultatet af den syntese qithout den teknologi, KUN give GTECH.

 

Welcome to EDABoard.com

Sponsor

Back
Top