Hvordan at gennemføre i verilog HDL denne forsinkelse kredsløb

[blowfish]

Jeg har et digitalt styrede forsinkelse kredsløb, men jeg dont kende hvor at gennemføre det ved hjælp af Verilog HDL værktøj, da det har tilføjet kondensator i bunden.
Nogen behage sende mig den procedure, eller koder til at gennemføre it.I er påsætning af papir, hvor det er vist kredsløb ...(Clock ret op Buffer Brug af en SAR-Kontrolleret Delay Locked Loop)

 

[blowfish]

Alle ideer vil blive værdsat.

Enten verilog eller vhdl kan bruges, så send mig koderne eller de begreber og teknikker, der er involveret i gennemførelsen.