Hvordan at reducere jitter en PLL

G

gingerjiang

Guest
hej

Jeg har designet en PLL ved hjælp af en 9-trins ring oscillator, men jitter af udgangssignalet er stort.Hvilke metoder til at reducere jitter i almindelighed?

tak

 
tjekke loop filter båndbredde, og se styrespænding af VCO, er der nogen rippls på det

og u kan en ekstra RC afdeling, men være klar til PLL fase margen for at sikre stabiliteten i PLL

khouly

 
khouly skrev:

tjekke loop filter båndbredde, og se styrespænding af VCO, er der nogen rippls på detog u kan en ekstra RC afdeling, men være klar til PLL fase margen for at sikre stabiliteten i PLLkhouly
 
Jeg donot vide, hvad der er den vigtigste jetter kilde, men hvis det er det VCO, vil u behov for at øge båndbredde
er der nogen reference sporer eller ej

khouly

 
khouly skrev:

Jeg donot vide, hvad der er den vigtigste jetter kilde, men hvis det er det VCO, vil u behov for at øge båndbredde

er der nogen reference sporer eller ejkhouly
 
yeah det VCO styrespænding er en krusning, så u behov for at justere filter valuse at minimere denne effekt

khouly

 
khouly skrev:

yeah det VCO styrespænding er en krusning, så u behov for at justere filter valuse at minimere denne effektkhouly
 
Er jeg forkert, eller krusning i styrespænding er omkring 100nV?
Er du sikker på, om dette værdier?Hvad tecnologu bruger du?

Farvel

 
det er arroud 100uv, ikke nv

kan være KVCO er meget høj, så enhver krusninger på styrespænding vil påvirke hyppigheden af VCO

khouly

 
min kvco er 10.2MHz / V, måske er det for højt
Må jeg bruge højere orden loop filter til at reducere krusning spænding?

 
det er ikke så høj, men hvis u kan gøre det mindre, kan b det vil hjælpe

khouly

 
Jeg fandt, at når jeg reducere gevinsten af VCO, kontrol spænding VCO swing større
måske loop filter behovet for at udforme omhyggeligt

 
yeah, så justere loop filter
forsøge at reducere BW og se hvad der sker

khouly

 
khouly skrev:

yeah, så justere loop filter

forsøge at reducere BW og se hvad der skerkhouly
 
hvis kilden er CP aktuelle misforhold, så u behovet for at justere kilden til misforhold, eller Tey at ændre ur CP kredsløbet for at få mindre mismatch

khouly

 
Der ikke ser ud som "fase jitter".Der ser meget gerne din kontrol løkke ringer (og næsten fuldstændigt ustabil) på omkring en 10 KHz open loop båndbredde.

Prøv at ændre R2 tilbage fra 293 til 2.200 ohm og resimulate og lad os vide, hvis de "jitter" går væk.

Med din eksisterende design, har du en kontrol sløjfe nul til 33 KHz, hvilket ikke gør noget for at hjælpe den stabilitet problemet ned på 10 KHz.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top