Hvordan beregner jeg den nuværende i en cascode nuværende spejl

I

IOU

Guest
Hvordan beregner jeg (eller sæt) de nuværende i de følgende cascode nuværende spejl kredsløb?
Kan nogen forklare kredsløbet og hvordan man kan designe og analysere det.

For det andet vil jeg gerne til at sætte i for at 2.5mA, jeg ved VDD er 1.8V, men hvordan jeg størrelse af transistorer til at opnå dette ved hjælp af ,18 um teknologi?Ups, jeg tror, der er en modstand mellem de PMOS og NMOS.

Beklager, men du skal logge ind for at se denne vedhæftede fil

 
Normalt nuværende er beregnet med meget velkendte formel for Id ....Spice programmer
beregne det meget hurtigt.

 
1.Jeg tror ikke, at dette kredsløb kan arbejde på 1.8V.Du har 3 dioder, men kun 1.8V, der betyder alle de MOS-tærskel spænding behov for mindre 0.55V i langsom hjørne.
2.Hvis den femte ikke er problemet, bør PMOS være forbundet gerne CS ikke diode.fordi det i dit tilfælde, det nuværende vil afhængig af processen.
3.Hvis du ønsker at beregne den nuværende du bare bruge ligningen I = 1 / 2 * UC (W / L) (Vgs-VT) ^ 2.
Vgsp 2 * Vgsn = 1,8
4.du kan indstille en grundlæggende tal for Vgsp eller Vgsn derefter vil du få det jeg (også W / L behov for en række i starten)
5.også, hvis du allerede har kende den nuværende er 2.5mA så kan du give den Vgsp & Vgsn derefter beregne W og L.

 
Dette kredsløb vil arbejde ved en spænding på enhver teknologi.Femte er parameter, der markerer to regioner-subthreshold (svag inversion) og stærk inversion.

 
ikke har currrent betyder arbejde
Måske kan du tage nogle eksempler på, at 1V teknologi bruger denne type kredsløb?

 
Er deres modstand mellem PMOS og NMOS.
Hvis ikke det ligner en inverter med input kortsluttede og output.

 
Ja, der bør være en modstand mellem de PMOS og NMOS.

ambreesh skrev:

Er deres modstand mellem PMOS og NMOS.

Hvis ikke det ligner en inverter med input kortsluttede og output.
 
Jeg nogensinde har oprettet et sådant kredsløb under TSMC ,18-processen.For en moderat W (såsom flere um), den nuværende er omkring 1UA, If u ønsker at få mere end 2mA nuværende, W måske temmelig store.Desuden, hvis vi consisder værste fald, som f.eks 1.6V ss hjørne 120 centidegrade, er opgaven endnu vanskeligere.Af den måde, har jeg også forsøge at øge L for at få lavere femte og større Vdsat, men det vil koste mere område .....

 
Kære IOU,
Jeg er ikke sikker på, at man kan fastsætte den aktuelle nøjagtigt
Modstanden mellem pmos og NMOS ville have (VDD-VTP-VTN-2Von) dråbe på tværs af det, ville det afgøre den nuværende.
Vi har Vt 'varierende, R varierende både med proces og temperatur.
Vt 'variartion måske ikke har så drastisk, en virkning som F variation A20%

håber det hjælper.

 
Dette er self forudindtaget nuværende spejl konfiguration.
R = 1,8-(3Vov 3 Vt) / I;
Vov = overgear = 50mV R ca er 60 ohm, beregne W / l for pmos og NMOS.
Bias nuværende har resistor variationer, der skal indpasses i design.

 
daer Mady,
bias nuværende vil også se forskel på grund af tærskel spænding cariation tværs langsom, hurtig og multikombinerbare hjørner.
Så det er bare ikke modstand variation

 
Amby,

Jeg tror, processen hjørne's & tolerancer er uløseligt forbundet.<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smile" border="0" />
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top