Hvordan håndteres TEST_S * havn i chip-niveau?

[horzonbluz]

Jeg har generere testsignaler havne i submodule.For eksempel: TEST_SI1 og TEST_SO1.
Hvordan man kan knytte testsignaler havn til puder i chip-niveau ved hjælp af DFT eller DC?
Hvem kan hjælpe mig?På forhånd tak.

 

[logicdrag]

Jeg har ikke nogensinde søm scanningen kæden.
Men jeg tror da syning scanningen kæden, kan værktøjet automatisk tilføje test port til submodule,
og forbinder dem.

 

[funzero]

Du kan sætte forsøgsprotokollen på højeste niveau, når du kommer ned, fortæller de værktøjer, submodule er "eksisterende scanning," og fortælle værktøjer til at vide, scanne kæde info.

 

[haosg]

create_test_protocol-exist_scan

 

[horzonbluz]

Nu har jeg adoptd en ny metode i min DFT flow.
Jeg bruger dedikerede test havne i DFT, og i min chip niveau modul.
Så jeg bruge set_scan_signal-test_scan_in XXX_xxx_SI [x]-hookup XXXX_PAD / XXX / Y.

 

[tukken]

Du skal kun definere test havnen i øverste niveau, vil værktøjet indsætte svare havn i submodule