Hvordan ikke at lade verilog compileren optimere koden?

[FVM]

synthesiz attribute to all combinational nodes and preserve
to all registers implied in the logic.

En mulighed kunne være at anvende holde
synthesiz attribut til alle multikombinerbare noder og bevare
alle registre underforstået i den logik.Afhængig af den form for optimering, kan andre attributter være påkrævet.
Kode:

wire my_wire / * syntese holde = 1 * /;

reg my_reg / * syntese syn_preserve = 1 * /;

 

[fireball003]

Hej,
Jeg ønsker at få den nøjagtige skematisk af den kode jeg har skrevet i verilog.Men det altid optimerer hele koden.

Er der nogen måde at definere en blok af verilog koden, så oversætteren ikke ville optimere denne del?

På forhånd tak.