Hvordan kan jeg gøre ECO i FPGA gennemførelsen!

[gauz]

Jeg havde et stort design, og det er virkelig tidskrævende at køre fuld strøm igennem fra syntese til kort til par, hvis jeg havde kørt flow for en tid, og da jeg fandt nogle puder begrænsninger skal omfordeles, hvordan kunne Jeg fik den nye gennemføre hurtigt, ligesom køre ECO i ASIC-design???
Skal jeg køre alle de kort, par igen?
Tak!

 

[echo47]

Lyder som om du taler om, Xilinx ISE-værktøjer.
Prøv "incremental syntese" og "resynthesize".Se XST User Guide.
Prøv at "guide-mode" i løbet af rejsen.Se Development System Reference Guide.

 

[gauz]

tak!
Jeg bruger par.ncd fil som guide filen og guide er indstillet til at fungere som løftestang for både kort og par, men det virker stadig timing tidskrævende, ikke fornemmelsen af hastigheden op.

 

[karikalan_t79]

hvordan Xilinx FAE resultat og Texas webcase støtte, de normalt støtte som denne udstedere