Hvordan kan man kontrollere DFT mønstre

[sp]

Vi implementerede Scan Chain, bist, Boundary Scan og nogle prøvningssekvenser for flere
IP'er (såsom PLL).Vi har udviklet vores egen TAP controller og udvide JTAG instruktioner for bist formål.
Mit spørgsmål er: Hvordan kan man kontrollere forskellige mønstre for hver test?Jeg mener, der bør være en del arbejde i begge RTL verifikation og Gate-plan simulering.
At være mere specifik, hvor testen er nødt til at udvikle verifikation miljøet ved os selv og som kan skabe testbench af værktøjer.
Enhver, der kan hjælpe?Tak.

 

[yp0716]

Jeg har ikke mange erfaringer, men jeg tror, det atpg værktøj kan udlæse den testbench som er verilog fil.
Det kan simuleres med simuate værktøjer.Am I right?

 

[newcpu]

For scan kæde, kan du køre kontrol med redigering af verilog prøvebænken fra TertraMax.For bist og JTAG, kan du også bruge testbench fra de tilknyttede værktøjer.

 

[yln2k2]

Hej,

1) For udvidet JTAG instrukser Du bør udvide din JTAG Model sådan at
Det vil styrke din own'n vejledningen og sørg RTL adfærd er korrekt, og tage de samme til Gate Level simuleringer også.

2) BSD - jeg tror Tools vil generere proevebaenk, hvis du opretter din egen BDS celle derefter skal du oprette TB baseret på din celle logik.

3) Scan Chain, jeg tror ATPG værktøj fra Mentor kan være nok?hilsen
yln