Hvordan kan vi designe en frekvens Fordobler kredsløb?

[vlsi_freak]

Hej .. Hvordan kan vi designe en frekvens Fordobler kredsløb. ( Andet end at bruge en PLL / DLL kredsløb ) Venligst dele dine tanker og ideer. Tak

 

[vlsi_whiz]

For at generere en freq Fordobler Jeg tror, du har brug for at generere output på begge kanter af uret. Dens gerne have en statsmaskine giver dig o / p '1 'på den stigende kant og den anden på de faldende kant. Når både statsmaskine o / ps kombineres, får du en ur / signal, som har dobbelt så freq af input-signalet.

 

[ftfs2002]

hvis du bruger kodning stil, kan den kode, du skriver ikke være synthsis

 

[fpga_asic_designer]

Brug PLL og DLL for en god ur Fordobler med den bedste kvalitet. Hvis du bare ønsker at opbygge en let Fordobler og ikke pleje meget om clitch ... bruger XOR porte. delay1 DLYXL (A (iclk), Y (clk_d)..); delay2 DLYXL (A (clk_d), Y (clk_1d)..); delay3 DLYXL (A (clk_1d), Y (clk_2d)..); delay4 DLYXL (A (clk_2d), Y (clk_3d)..); tildele clk_doubler = clk_3d ^ iclk, som du kan se, kan du programmere forsinkelsen for at justere printkapacitet på uret. Regards