hvordan man bruger vente erklæring til hukommelse i verilog

[Mkanimozhi]

hej til hver,

her i nedenstående kode Jeg får fejl på vente sout,sout er min hukommelse, hvordan du bruger meory i vente erklæring i verilog, får jeg ikke nogen fejl i vhdl.tell mig løsning snart.

reg [5:0] sout [2:0];

altid
begynd
vente sout
for (y = 1, y <= nby2by3 y = y 1)
temp [y] = sout [y];
ende

hilsen
kanimozhi

 

[aji_vlsi]

Mkanimozhi skrev:

hej til hver

,
her i nedenstående kode Jeg får fejl på vente sout,sout er min hukommelse, hvordan du bruger meory i vente erklæring i verilog, får jeg ikke nogen fejl i vhdl.tell mig løsning snart.reg [5:0] sout [2:0];altid

begynd

vente sout

for (y = 1, y <= nby2by3 y = y 1)

temp [y] = sout [y];

endehilsen

kanimozhi