hvordan man gennemfører den forsinkede

[shiningblue]

hej, jeg har et spørgsmål om forsinkelsen gennemførelse i chip-design. Det er let at gennemføre i Verilog til simulering, men hvordan kan det gennemføres i real chip? hjælp flip-flop? hvad med den "forsinkelse 0"?

 

[ahmad_abdulghany]

Delay kan gøres blot ved at D-FF, men hvad mener du med forsinkelse 0?

 

[kr_vinayak]

Hvis du ønsker at implementere en given værdi af forsinkelse, så kan du bruge kæde af invertere. Du kan størrelse dem ordentligt for at få en ønsket værdi af forsinkelse. Begrebet forsinkelse 0 (kaldet delta forsinkelse) i Verilog er bare med henblik på simulering. I virkelighedens verden kan man ikke opnå 0 forsinkelse.

 

[tarkyss]

i std celle biblioteket, er der forsinkelse celler

 

[AlexWan]

Nu leder også er forsinket.

 

[koppolu1981]

Jeg tror, der vil være makroer til rådighed, afhængigt af syntesen redskab, som ville resultere i harware enheder som buffer / invertere med nogle konkrete forsinkelser. Vi kan gøre brug af dem .. Nogen korrigere mig hvis jeg tager fejl ... Også hvis nogen har sådan consruct pls sende det