hvordan man kan adskille en streng af data i lige og ulige data?

[m.zihanul]

hej, jeg er ny med vhdl kodning (en uge erfaring).
hvordan man kan adskille en streng af data i lige og ulige data?
er det det samme som C-sprog, eller der er nogen bedre måder?

håber der er nogen her, der kan hjælpe mig.

tak

 

[kvingle]

Velkommen til den virkelige verden. (Af concurrency)

hvad er betingelsen for, hvor du vil adskille de to data-streams?
fx hvis du ønsker at adskille dem på hver ur kant ...
du kan have en smule imod (T flop), og bruge sin produktion som vælger linje til et 2:1 multiplexer.Ved hver ulige overgang kan du adskille data.

ellers bare tilslutte dit signal genereres til at producere din tilstand til at vælge linje i mux.
samtidig med at lære et HDL Det er en god ide at have en idé om den hardware, som bliver syntetiseret på grund af din code.Once du kender den hardware .. kodning er et stykke cake.you kan henvise til en tekst bog om vhdl . (Jeg ønsker ikke at ødelægge din læring erfaring)
Happy kodning.

 

[m.zihanul]

tak for svaret

Jeg ønsker at adskille dem på hvert ur kant.

faktisk jeg ville gerne gøre en QPSK modulation.så første ting, jeg har til at få gjort, er at opdele PCM i dibits formation, der er på lige og ulige smule.

jeg stadig kan ikke finde ud af en god løsning til kodning.hvis du bare kunne give mig et nemt eksempel eller en god bøger, som jeg kan læse.

anyways mange tak for svaret.