hvordan man kan forbedre følgende timing?

C

CRISP

Guest
der er en tidsforskel rapport fra synopsys primetime.
************************************************** ***********
Startpoint: xt_aclk (ur kilde »xt_aclk«)
Endpoint: ad_a_ad (output port clocked ved xt_aclk)
Sti Group: xt_aclk
Sti Type: max

Point Incr Path
-------------------------------------------------- -------------
ur xt_aclk (falde kant) 7,50 7,50
xt_aclk (i) 0,00 7,50 f
admx / xt_aclk (ad_mux) 0,00 7,50 f
admx/U1/z (mx21d3) 0,41 7,91 r
admx / ad_a_ad (ad_mux) 0,00 7,91 r
ad_a_ad (ud) 0,00 7,91 r
data ankomsttid 7,91

ur xt_aclk (anledning kant) 15,00 15,00
ur netværk forsinkelse (ideelle) 0,00 15,00
output eksterne forsinkelse -11,00 4,00
data, der kræves tid 4.00
-------------------------------------------------- -------------
data, der kræves tid 4.00
data ankomsttid -7,91
-------------------------------------------------- -------------
slack (krænket) -3,91
************************************************** ***********

Startpoint stiger med xt_clk dog slutpunktsmapperen er faldende kanten af xt_aclk.

hvordan man kan forbedre det?

betyder det har nogen virkning?

 
ur xt_aclk (anledning kant) 15,00
output eksterne straks: -11,00
data, der kræves tid: 4.00
--------------------------------------------------
Startpoint: ur xt_aclk (falde kant): 7,50
--------------------------------------------------
Der er ingen måde at optimere denne vej til at opfylde timing!

Siden endda nul sti straks de data kan ikke nå frem til 4,0 ns.
--------------------------------------------------

Kontroller følgende ting:
1) sande vej?(falde -> stige, muligt?)
2) output eksterne forsinkelse værdi (virkelig behov 11 ns)
3) enkelt cykelsti?
-------------------------------------------------- --

Hvis alt ovenstående er sandt, så måske er du nødt til at rørledningen denne del.
==> Indsæt en stigende kant Flip-Flop før endpoint.
Så timingen stien bliver:
sti # 1 henhoerende -> stigende
7,5 ns -> data, der kræves tid = (15ns - bibliotek setup-tid)
Har ~ 1 / 2 cyklus (7.5ns) brug.
sti # 2 stigende -> stigende
0ns -> data, der kræves tid = (15ns - 11ns) = 4 ns
Har ~ 4ns at bruge.
-------------------------------------------------- --
Effekt:
1 mere cyklus latenstid.

 
joe2moon wrote:

ur xt_aclk (anledning kant) 15,00

output eksterne straks: -11,00

data, der kræves tid: 4.00

--------------------------------------------------

Startpoint: ur xt_aclk (falde kant): 7,50

--------------------------------------------------

Der er ingen måde at optimere denne vej til at opfylde timing!Siden endda nul sti straks de data kan ikke nå frem til 4,0 ns.

--------------------------------------------------Kontroller følgende ting:

1) sande vej?
(falde -> stige, muligt?)

2) output eksterne forsinkelse værdi (virkelig behov 11 ns)

3) enkelt cykelsti?

-------------------------------------------------- --Hvis alt ovenstående er sandt, så måske er du nødt til at rørledningen denne del.

==> Indsæt en stigende kant Flip-Flop før endpoint.

Så timingen stien bliver:

sti # 1 henhoerende -> stigende

7,5 ns -> data, der kræves tid = (15ns - bibliotek setup-tid)

Har ~ 1 / 2 cyklus (7.5ns) brug.

sti # 2 stigende -> stigende

0ns -> data, der kræves tid = (15ns - 11ns) = 4 ns

Har ~ 4ns at bruge.

-------------------------------------------------- --

Effekt:

1 mere cyklus latenstid.
 
Du kan fortælle timing er overholdt eller overtrådt lige fra rapporten:
slack (krænket) -3,91
==> Timing er "krænket"!
-------------------------------------------------- ---------------------
Hvis timingen er opfyldt, så vil du se den rapport, som
slack (MET) Positive_Slack_Value
-------------------------------------------------- ---------------------

False sti eller sande vej?
Kun du kan forstå det.(fra spec / RTL code)
-------------------------------------------------- ---------------------
Syntaks:
set_false_path [-fra start_point] [-til end_point]
For flere detaljer,
så skriv
> Mand set_false_path

 
joe2moon wrote:

Du kan fortælle timing er overholdt eller overtrådt lige fra rapporten:

slack (krænket) -3,91

==> Timing er "krænket"!

-------------------------------------------------- ---------------------

Hvis timingen er opfyldt, så vil du se den rapport, som

slack (MET) Positive_Slack_Value

-------------------------------------------------- ---------------------False sti eller sande vej?

Kun du kan forstå det.
(fra spec / RTL code)

-------------------------------------------------- ---------------------

Syntaks:

set_false_path [-fra start_point] [-til end_point]

For flere detaljer, så skriv

> Mand set_false_path
 
Startpunktet er uret selv (xt_aclk) så det er en del af CTS og i logikken syntese dette bør sættes som en falsk vej.

 
efundas wrote:

Startpunktet er uret selv (xt_aclk) så det er en del af CTS og i logikken syntese dette bør sættes som en falsk vej.
 
det
er et halvt cyklus path.pls henviser til dit output spec forekom det urimeligt!

 
Jeg er enig med "efundas" vedrørende første vej.
For anden vej, output eksterne forsinkelse ser alt for høje.

 
Hi CRISP
ur koncentrere sig om slack rapport hvorfor ikke kigge @ kildekoden selv kan være nogen kan komme med gode idéer.
u kan prøve kompilere ultra at få de bedste resultater.
hvis u har aritmetiske operatører i ur-kode bruger design WARE fundament bibliotek og kompilere u få bedre resultater.
hvis u kan sende ur kode her måske er der nogen kan hjælpe.

skål
Srinivas

 
CRISP wrote:

der er en tidsforskel rapport fra synopsys primetime.

************************************************** ***********

Startpoint: xt_aclk (ur kilde »xt_aclk«)

Endpoint: ad_a_ad (output port clocked ved xt_aclk)

Sti Group: xt_aclk

Sti Type: maxPoint Incr Path

-------------------------------------------------- -------------

ur xt_aclk (falde kant) 7,50 7,50

xt_aclk (i) 0,00 7,50 f

admx / xt_aclk (ad_mux) 0,00 7,50 f

admx/U1/z (mx21d3) 0,41 7,91 r

admx / ad_a_ad (ad_mux) 0,00 7,91 r

ad_a_ad (ud) 0,00 7,91 r

data ankomsttid 7,91ur xt_aclk (anledning kant) 15,00 15,00

ur netværk forsinkelse (ideelle) 0,00 15,00

output eksterne forsinkelse -11,00 4,00

data, der kræves tid 4.00

-------------------------------------------------- -------------

data, der kræves tid 4.00

data ankomsttid -7,91

-------------------------------------------------- -------------

slack (krænket) -3,91

************************************************** ***********
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top