hvordan man kan skrive under verilog kode i vhdl

[tarkyss]

b = a (1'b1);
en er ikke en konstant

 

[Kukaz]

b <= a (1);

IMHO

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smile" border="0" />

)

PS Hvis b er STD_LOGIC og en - std_logic_vector!

 

[tarkyss]

b er std_logic_vector
for eksempel
a = 4
så
b = 1111

 

[echo47]

is a syntax error.

Jeg kender ikke meget VHDL, men i Verilog jeg tror, b = a (1'b1);
er en syntaksfejl.but that's an error too if the repetition multiplier a
is not a constant.

Måske du mener b = (a (1'b1)),
men det er en fejl, for hvis det er en gentagelse multiplikator en
er ikke en konstant.
Senest redigeret af echo47 den 21 oktober 2005 7:51, rettet 1 gang i alt

 

[tarkyss]

ked, en er constan defineret med 'define

 

[Kukaz]

for jeg i 0 til a-1 loop
b (I) <= '1 ';
END LOOP;

PS en konstant!

 

[echo47]

Eller gøre noget som dette:
b <= IKKE (ShiftLeft ( "1111111111111111", a));

 

[aji_vlsi]

tarkyss skrev:

ked, en er constan defineret med 'define