Hvordan man kan stoppe simulering i VHDL testbench?

[bigdog]

Hej,

Jeg ved ikke, hvordan man kan stoppe min simulation, min testbench er beskrevet i VHDL og jeg bruger ncsim, er der nogen metode til at stoppe simuleringen Ligesom når du bruger $ stop, $ finish i Verilog?

Hilsen,

 

[devaer]

Hej,

Du kan skrive i slutningen af din testbench:

assert falsk rapport "udgangen af simulation" alvorlig fiasko;Devas

 

[bigdog]

Hej devaer,

Ja, den erklæring virker!

Thanks a lot!

Hilsen,