G
giggs11
Guest
Hej,
Jeg forsøger at gøre det muligt commmunication mellem to FPGA, begge er
Stratix 1S40 på Níos Stratix Boards.En chip gennemfører en
controller, mens den anden gennemfører et datapath.Jeg forsøger at
give kontrol signaler til datapath-chip fra controller-chip
og hente tilbage output fra datapath-chip tilbage til
controller-chip.Til dette har jeg tildelt de in-og output både design til benene af Proto 1 & 2 connnectors om bord og benyttede LVTTL IO standard.Af en eller anden grund, ikke af meddelelsen ikke synes at finde sted.Efterfølgende forbindelsen mellem FPGA derefter sker gennem IDE-kabler sluttet til 40 pin Protos.Nogen indstillinger
at jeg bør være opmærksom på, når de forsøger at give meddelelse
gennem Proto tilledninger ..?
Tak.
Jeg forsøger at gøre det muligt commmunication mellem to FPGA, begge er
Stratix 1S40 på Níos Stratix Boards.En chip gennemfører en
controller, mens den anden gennemfører et datapath.Jeg forsøger at
give kontrol signaler til datapath-chip fra controller-chip
og hente tilbage output fra datapath-chip tilbage til
controller-chip.Til dette har jeg tildelt de in-og output både design til benene af Proto 1 & 2 connnectors om bord og benyttede LVTTL IO standard.Af en eller anden grund, ikke af meddelelsen ikke synes at finde sted.Efterfølgende forbindelsen mellem FPGA derefter sker gennem IDE-kabler sluttet til 40 pin Protos.Nogen indstillinger
at jeg bør være opmærksom på, når de forsøger at give meddelelse
gennem Proto tilledninger ..?
Tak.