hvordan man konvertere (: =) symbol i vhdl til verilog, svar mig

[pini_1]

I verilog du har blokering og ikke-blokerende kodning stil.For den førstnævnte du bruge = i processen (normalt kombinatorisk en) og for senere en <= operatør er brugt.Den bruges til synkron proces beskrivelse.Alt sker på uret kant og ikke blokere linjer, der er skrevet under i processen.

Du kan bruge variabler i VHDL til at beskrive blokering.Signaler i en clocket proces bruger som ikke-blokering.

Flere eksempler på:
http://bknpk.no-ip.biz/my_web/MiscellaneousHW/MiscellaneousHW.html

 

[j4y4nth1]

hvad der menes med dette symbol =), og THA (alias) siganal i VHDL og hvordan man kan omdanne dette til verilog plz hjælp mig, OG GIV MIG svar så hurtigt som POS ............ .............