hvordan man laver en 3GIO PHY design???

[andy2000a]

som jeg kender, Serial-ATA er 1.5Gbits ..
og nogen har fortalt mig,
så brug 750MHz PLL (både kant) for modtage det ..
men et andet folk fortalte mig bruge 3 GHz PLL til aflåsning 1,5
g data

som architerture er korrekt?
How about 3G-IO design??

 

[kyrandia]

jo både arch har ret, det 750m behov multi fase (dll) for cdr.