Hvordan man skriver "beherske MFS i Verilog HDL?

[cevitamic]

I VHDL, at staterne i en MFS kan defineres som optælle typer, så i ModelSim, kan læse og skrive tilstand navne skal vises.Hvordan kan jeg gøre lignende ting i Verilog HDL?

 

[rprince006]

Du kan ikke gøre det samme i Verilog så vidt jeg ved.
Du kan dog definere staten kodning ved hjælp af parameter erklæring.

Hilsen,

 

[jarodz]

Du kan tilføje nogle til debug omstilling, som nedenfor/ / Synopsys translate_off
reg [12 * 8-1:0] curr_state_name; / / en char brug for 8-bit, derfor curr_state_name kan indeholde 12 tegn

altid @ (curr_state) / / curr_state er dit MFS registre
begynd
sag (curr_state)
STATE_0: curr_state_name = "string_0" / / string_0 er det navn, du ønsker at vise
STATE_1: curr_state_name = "string_1";
STATE_2: curr_state_name = "string_2";
STATE_3: curr_state_name = "string_3";
endcase
ende
/ / Synopsys translate_onNår du gør dette, kan du sonde den curr_state_name stedet for curr_state når du ser den bølgeform.
(Det er meningen, at den bølge seeren kan vise ASCII-type)

Hilsen,
Jarod

 

[masai_mara]

Eller du kan bruge systemet verilog som understøtter opregnede typer.

 

[power-twq]

Du kan bruge parameteren til at definere tilstand i verilog hdl.

for eksempel, hvis du ønsker at bruge fire stat udpeget som

S1, S2, S3, S4,

du kan definere dem bruge parameteren som følger:

parameter s1 = 0;
parameter s2 = 1;
parameter s3 = 2;
parameter s4 = 3;cevitamic skrev:

I VHDL, at staterne i en MFS kan defineres som optælle typer, så i ModelSim, kan læse og skrive tilstand navne skal vises.
Hvordan kan jeg gøre lignende ting i Verilog HDL?

 

[srik_naidu]

hej,
henvise til verilog hdl af Samir palnitkar det vil hjælp for dig.

med hensyn til,
srik.

 

[jjww110]

du kan definere dem bruge parameter eller brug definere