Hvordan man skriver en DAC

[kun]

kan nogen fortælle mig, hvordan man skriver en simpel
DAC VHDL

Jeg ved hjælp til at husk ~ ~ ~

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Græder eller meget trist" border="0" />Fredag kom til hånd i

Imens jeg tryiing mig også

hvis dette er i Verilog modul
hvordan de skal dække til VHDL
nogen venligst ~ ~

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Græder eller meget trist" border="0" />modul DAC (DACout, DACin, CLK, Nulstil);
output DACout;
reg DACout;
input CLK;
input Reset;

reg [ 'MSBI 2:0] DeltaAdder;
reg [ 'MSBI 2:0] SigmaAdder;
reg [ 'MSBI 2:0] SigmaLatch;
reg [ 'MSBI 2:0] DeltaB;

altid @ (SigmaLatch) DeltaB - (SigmaLatch [ 'MSBI 2], SIgmaLatch [' MSBI 2]) <<( 'MSBI 1);

altid @ (DACin eller DelataB) DeltaAdder = DACin DeltaB;

altid @ (DelaAdder eller SigmaLatch) SigmalAdder = DeltaAdder SigmaLaych;

altid @ (posedge CLK eller posedge Nulstil)

begynd
IF (Nulstil)
begynd
SigmaLatch <= # 1 1'b1 <<( 'MSBI 1);
DACout <= # 1 1'b0;
ende
anden
begynd
SigmaLatch <== # 1 SigmaAdder;
DACout <= # 1 SigmaLatch [ 'MSBI 2];
ende
ende
endmodule

 

[echo47]

Jeg ved ikke, hvordan man kan konvertere Verilog til VHDL, men den kode, du har vist vil ikke arbejde på grund af typografiske fejl.
Den oprindelige modul er i Texas Application Note 154, "Virtex Synthesizable Delta-Sigma DAC":
http://www.xilinx.com/bvdocs/appnotes/xapp154.pdf

Måske andre kan hjælpe dig med at konvertere den til VHDL.