Hvordan man skriver en forsinkelse kode i VHDL?

[BooM]

Hej, kan du hjælpe mig plz? Jeg ønsker et eksempel med henblik på at forstå, hvordan jeg kan skrive en forsinkelse kode i VHDL. På forhånd tak!!

 

[lordsathish]

Hvad mener du med forsinkelse ... ønsker du at skrive en prøvebænk ... eller du ønsker et modul, som forsinker et signal ... 9if du ønsker at skrive en prøvebænk, så kan du bruge ventetiden til 50ns; kommando ... kan rydde wth dit spørgsmål ....

 

[amitgangwar_vlsi]

i VHDL er der tre forsinkelser defind .... 1. Inertial forsinkelse. 2. Transport Delay 3. Afvis Forsinkelse du kan henvise til de bøger for detaljer.

 

[omara007]

[Quote = Boom] Hej, kan du hjælpe mig plz? Jeg ønsker et eksempel med henblik på at forstå, hvordan jeg kan skrive en forsinkelse kode i VHDL. På forhånd tak!! [/Quote] Delay er modelleret af WAIT erklæring i VHDL .. men husk på, at det ikke er synthesizable .. På den anden side kan man modellere en forsinkelse på én klokcyklus ved at udforme en flip-flop (synthesizable) ..

 

[BooM]

Tak fyrene for dine svar! Jeg vidste ikke, at der er 3 forsinkelse ... Så jeg vil tjekke referencer.

 

[jatin.er]

Kan bruges til løkke til at generere en forsinkelse baseret på krystalstrukturen frekvens.

 

[echo47]

En anden mulighed: Nogle FPGA'er tilbyde særlige tidsforsinkelse funktioner, såsom den justerbare IODELAY i en Virtex-5 I / O-blokken. For at bruge denne specielle hardware forsinkelse, skal du instantiere en speciel Xilinx modul. De syntese værktøjer vil ikke udlede forsinkelsen fra konventionel HDL forsinkelse syntaks.