hvordan man skriver et ur gating kode med Verilog?

[feel_on_on]

når syntese med Design Compiler, hvordan man skriver et ur gating kode med Verilog. da .......... insert_clock_gating, kan syntese en SNPS_CLOCK_GATE_HIGH ....

 

[avimit]

du dont nødt til at justere eller ændre din Verilog kode for at indsætte Clock porte design compiler, vil automatisk gøre det for dig, hvis dit design / kode giver dc mulighed for at gøre det kr, avi http://www.vlsiip.com

 

[jarodz]

Når produktionen af FF feed back til hans input, kan sythesis værktøjsskift indsætte ur gating celle på uret nettet til stiften af FF. Med venlig hilsen, Jarod

 

[lordsathish]

hi ... kan du forklare mig, hvad der præcist er clock gating ... så vidt jeg ved "uret signal føres til de moduler i design gennem porte, der styrer modulerne funktion" ... og jeg har også hørt, at det er generelt ikke tilrådeligt at bruge ur gating ... hvorfor er det så ...?

 

[calm]

der er nogle former for eksempler på dette spørgsmål, kan du finde dem på nettet.

 

[Wenf.Yeh]

her er et papir håber hjælp!

 

[master_picengineer]

Tak Wenf. Yeh!