hvordan man skriver korrekt en prøvebænk i top-modulet

[chibijia]

For nylig har jeg skrive en kode, som omfatter to aftager moduler, såsommodule segbcd(data,clk,rst,seg_out) where data is 8bits input ;clk,rst are 1bit input,seg_out is 8bits output,and

Module1
modul segbcd (data, CLK, rst, seg_out), hvor data er 8bits input, CLK, rst er 1bit input, seg_out er 8bits output, ogmodule counter(s,sc,sn,rst,clk,data_sn,data)

module2
modul counter (s, sc, sn, rst, CLK, data_sn, data)
hvor s, sc, sn, rst, CLK er 1bit input, data_sn er 8bits input, data er 8 bits output;
og CLK og RST kan være fælles node.and produktionen fra de module2-data er input af Module1-data.
kan nogen fortælle mig hvordan man skriver en korrekt prøvebænk til dette design!
hjælp!

 

[ckaa]

Her er en hurtig prøvebænk.Det kan have mindre erros.Tjek det ud selv, og lad mig vide, om det virker for dig!

module_tb ();
reg CLK, reset;
wire [7:0] data_sn, data, seg_out;
wire s, sc, sn;

/ / Justere din forsinkelse i henhold til dine nulstille puls bredde
/ / Også give stimuli til din s, sc, sn input ifølge dit design
indledende begynde
CLK = 0;
reset = 0;
# 20 reset = 1;
# 20 reset = 0;

ende

/ / Bestemme din clock periode og justere forsinkelsen nedenfor
altid # 50 CLK = ~ CLK;segbcd segbcd_inst (
data (data),
CLK (CLK),
RST (reset),
seg_out (seg_out)
);

counter counter_inst (
s (s),
sc (sc),
sn (SN),
RST (reset),
CLK (CLK),
data_sn (data_sn),
data (data)
);

endmodule

 

[pini_1]

måske dette eksempel kan hjælpe:

"Følgende er et lille design af en FIFO, som er bygget af Flip-Flop enheder. Jeg fandt design nogle hvor på nettet, faste nogle bugs, skabt en prøvebænk for at teste det og PERL script til at automatisere test. Dette websted vil vise alle de tre ...."

http://bknpk.no-ip.biz/my_web/MiscellaneousHW/regFIFO.html