Hvordan til at generere en 48 MHz clock

[altair_06]

Hej, Hvordan til at generere en 48 MHz clock fra en 100 MHz ur?

 

[Black Jack]

Hej! Brug PLL med VCXO og 2 skilleplader (f.eks med 48 og 100, og sammenligne ved 1 MHz med XOR). XOR udgang -> RC kredsløb -> Kontrol Input af VCXO. Regards

 

[altair_06]

Hej, jeg skriver et Verilog kode og jeg har brug for at skabe en 48 MHz clock med enhver reference ur. Kan u give mig nogen forslag?

 

[Black Jack]

[Quote = altair_06] Hej, jeg skriver et Verilog kode og jeg har brug for at skabe en 48 MHz clock med enhver reference ur. Kan u give mig nogen forslag? [/Quote] Du mener vilkårlig henvisning ur?

 

[altair_06]

Hej, jeg ønsker at generere præcis 48 MHz clock. I øjeblikket Jeg prøvede at generere ved hjælp af forsinkelser på 20,84, men jeg er i stand til at generere 47,98 MHz. Derfor tænkte jeg følger det fra en højere frekvens ur. Jeg er heller ikke sikker på, hvad højere frekvens for at vælge at udlede nøjagtige 48 MHz clock.Hope u kan give mig et forslag nu?

 

[echo47]

Er det til simulering eller syntese? Hvor meget jitter kan du tåle? Hvilken enhed bruger du? Mange FPGA'er giver DLL eller PLLs, der kan syntetisere forskellige clock frekvenser baseret på en input ur. For eksempel kan du med et Xilinx Spartan-3 FPGA kunne konfigurere en DCM (digital ur Manager) til at formere din 100 MHz clock med forholdet 12/25.

 

[altair_06]

Hej, Det er op til simulering formål alene. Denne 48 MHz Uret er brugt som reference ur af et modul til at generere forskellige baud ure.

 

[echo47]

Du ønsker en forsinkelse på 10.4166666 ... nanosekunder, men din simulator opløsning runder det ud? Er det problemet? Forudsat du har picosekund opløsning, kan du skrive en clock-generator løkke, der gør dette for evigt: - forsinkelse 10.416ns - skifte ur - forsinkelse 10.417ns - skifte ur - forsinkelse 10.417ns - skifte ur Resultatet vil være præcis 48 MHz, med en picosekund af jitter.

 

[zyd912]

Åh, jeg ønsker at afprøve denne metode!