Hvordan til at implementere åbne collector logik i VHDL?

[yamaha]

hej, hvordan man gennemfører open collector logik i VHDL, angår yam

 

[dk614nd]

brug og gate

 

[tkbits]

Hvis du er grænseflade til en ekstern forbindelse, der kræver open collector egenskaber (f.eks PS / 2 interface), så kan du simulere åben kollektor buffere med 3-state buffere: out_signal