hvorfor denne gateantal forskel

[eda_wiz]

Hej, Når jeg syntese samme RTL kode for forskellige ASIC biblioteker i leornad0. Jeg får forskellige gate tæller. Er der nogen der ved, hvorfor er dette. tnx

 

[linuxluo]

Hej, The gate nummer, du mener er hvordan man beregner? Men du kan sørge for, at hvis du bruger forskellige støberi lib, bør resultatet være anderledes, fordi cellen lib giver er anderledes.

 

[eda_wiz]

Hej, er HDL sysnthezised til gatelevel netlist af værktøjet. Vi bruger forskellige støberi biblioteker, så det kan være færdige med forskellige procesteknologier. Men kan gateantal virkelig forandring? Ret mig hvis jeg tager fejl tnx

 

[sandusty]

Sammenlign disse to biblioteker du vil vide, resultaterne skal være anderledes. Alle porte 'timing, område ... er forskellige, og du ved ikke, hvordan syntesen værktøjerne løse pose-pakning problem ...

 

[maniasonic]

hi, komponenter i biblioteket er leverandør afhængig, så er syntesen resultat.

 

[ymli]

forskellige biblioteker kan indeholde forskellige komponenter, ex, i Bibliotek A: NAND2 er inkluderet i Library B: NAND2 er ikke inkluderet i dit design, som du kan bruge en masse NAND2 gate, når denne NAND2 porte er knyttet til målet bibliotek, for Bibliotek A: synthesizer bare bruge NAND2 porten, for Bibliotek B: synthesizer kan bruge NAND3/NAND4 at implementere NAND2 i dit design. Når beregne gateantal, nu kan du få forskellige resultater. Good Luck