hvorfor design compiler ændre min FF output navngivning?

[ronnie710409]

Kære alle:
hvorfor synopsis DC bruger wire navngivning erstatte min Fo.navngivning efter synthsis?For eksempel, Jeg erklærer "reg [7:0] A;" i min RTL koden, og den instans navn A [0] er A_reg_0_, men Q produktion af FF er "n2214" i stedet for A navngivning.Kunne u fortælle mig hvorfor?Thanks a lot.

 

[rsrinivas]

Ja synopsys gør dette.
Hvis u se fra koden (Verilog netlist) produktionen af ur FF (Q) vil et sted tilsluttet ur output og sige ur udgangssignal navne er "opt".navn "opt" vil ikke blive ændret.som ur Q produktionen, hvis den er tilsluttet sige opt derefter wiren n2214 vil blive tildelt ur opt.
Dc kun holder ur specificerede input-output navne som angivet af dig.alle andre signaler, der betragtes som interne (siger ledninger) til design og det tildeler et navn til den.
Men u kan ændre navngivning stil.
navneformatet burde ikke volde nogen problemer at u. ..
henvise til jævnstrømstilførslen manual for mere info.

Hilsen
Srinivas

 

[ronnie710409]

Kære Srinivas og alle:
hvis Fo produktion ikke forbinde til output port, hvordan skal jeg begrænse DC ikke at omdøbe den.Er der nogen begrænsning kan gøre dette?I've rapport navneformatet reglen, men stadig dont vide, hvordan du kan løse det.Det
er faktisk dårlige til at spore, når du kører efter sim.Thanks a lot.

 

[raul_777_h]

Hi ronnie710409:
kan du prøve at bruge dont touch option, som kan være det navn, du ønsker.