hvorfor FIFO kan dæmpe jitter?

[alchip]

For Tx & Rx design, vi altid tilføje FIFO at falde jitter.
Kan du forklare eller vise, at?

 

[Eugen_E]

Det er ikke en analog spørgsmål.
På FIFO input, det de data, der er meget bursty, men de læser det gøres til en fast kurs.
Så hvis u starte indsætte data uden at læse i en periode, efter et stykke tid vil nogle mængden af data skal gemmes i FIFO, uanset input jitter.
Hvis de læser det gøres til en fast rente, vil disse uddata har ingen jitter, forudsat FIFO det er ikke tom.Input-data vil holde FIFO fra at blive tomme, hvis jitter det er ikke stort.Så output jitter vil blive meget lavere, fordi u se output jitter kun, når FIFO den er tom.
At reducere meget af jitter, u brug for en lang FIFO og vente en hel del tid til at cache mange data, således at input jitter ikke ville påvirke meget FIFO-niveau.

FIFO størrelse er et kompromis - i realtid programmer, du ikke kan vente med at meget at cache data i FIFO og begynde at læse tidligere.