S
shiv_emf
Guest
Hej Inden du sender netlist eller GDSII fil til Fab .. Design er implementeret på FPGA bord ...... Hvis dette er sandt, så y er FPGA køre på langsommere ure end ASIC? Når FPGA kan ikke bekræfte timing af design ....... WHT CUD være muligt grund til at implementere design på FPGA? tak Shiv