Hvorfor tid datatype er 4-state i systemet verilog?

[yourcheers]

Er der nogen krop har nogen idé om, hvorfor TIME datatype er 4-stat i System verilog. Det giver mening at have "Logic", "Reg" & "Heltal" 4-tilstand. Men hvorfor TIME?

 

[dave_59]

Den tid datatype er et synonym for reg [63:0] Dette er den måde, det blev defineret i Verilog, der kun havde 4-state værdier. Oprindeligt tid og heltal var un-størrelse, således at gennemførelsen kan vælge størrelser, der var optimal for en særlig implementering, men blev senere fastsat til 64-bit i IEEE. SystemVerilog introducerede 2-state værdier, men kunne ikke ændre definitionen af ​​ tid med henblik på bagudkompatibilitet.

 

[yourcheers]

Hej Dave Rich, Tak for forklaringen. Kun folk, der var vidne til udviklingen i SV kan besvare dette. Tak for hjælpen.