IIR implementering i FPGA problem !!!!!!!!!

[rsrinivas]

Hej alle,
Jeg har et problem.
Jeg er til at designe en række Båndpas filtre, således at det danner et filter bank.
Jeg har designet filteret i matlab hjælp fdatool og genereret HDL (verilog)
kode fra it.it 's en 6'th for BPF med 3 biquads (IIR Butterworth).
pls lad mig vide, at hvis jeg kan genbruge denne filter.ie jeg bruger en seriel
arkitektur til at behandle de prøver, og de koefficienter, der er gemt i en rom.
Hvordan kan jeg faktisk genbrug forsinkelsen sektioner.

nogen forslag eller hjælp ville være meget værdsat.

skål
Srinivas

 

[wwfhm2002]

selvfølgelig kan du gennemførelse IIR som et FIR filter, og kun med en multiplier.

som y = b (0) * x b (1) * x (n-1) a (0) * y (n-1).Du kan bruge registrere gemme x , x (n-1) og y (n-1), og Time division bruge multiplikator, og accumulute tre multiplikator udgange for at få y .Efter få y , erstatte y (n-1) register med y , og samme med x og x (n-1), og så kan du få y (n 1), som y ( n).

Måske misforståelse dine krav.

 

[rsrinivas]

Hej
Tak for svaret.
Jeg kan gøre det, men som jeg har kvantiserede det filter, skalering er blevet indført.
Hvad jeg vil have er et filter bank, så jeg tror jeg kan genbruge det filter koefficienter ved at sætte dem i en ROM.Men hvordan håndterer jeg forsinkelsen sections.As jeg planlægger at have en seriel arkitektur forbindelse med hvert filter fase (en etape er en blandt antallet af filtre i et filter bank) skal preserved.Can jeg gør det.

Tak på forhånd

skål
Srinivas