Instantiering - VHDL

[kumar_eee]

Jeg har et Halfadder modul ... Jeg vil lave en Full adder ved at bruge Halfadder modulet ... Sådan implemnt det i VHDL ?....

 

[Renjith]

hej, kan bruge 2 halfadders u gennemføre en fulladder. Connect 2 indgange til første halfadder, og tilslut den 3. input og "SUM" output af de første halfadder til den anden halfadder. den "SUM" resultat af den 2. halfadder vil være en fulladder "Sum" output. Brug en eller port for at få "carry" out signal. Tilslut "carry" ud af den første og anden halfadders til dette eller port til at få den fulde adder "carry" ud.

 

[barkha]

Brug halv adder som en komponent i den fulde adder første design halvdelen adder. Brug 2 halve hugorme og en eller gate indføre fuld adder. ========= Halvdelen Adder ========================= BIBLIOTEK IEEE, brug ieee.std_logic_1164.all; ENHED half_adder er Port (A, B: I std_logic, Sum, Retten: OUT std_logic); SLUT half_adder, arkitektur myadd AF half_adder ER BEGIN Sum

 

[ikru26]

enhed FULL_ADDER er port (A_IN, B_IN, C_IN: i BIT, SUM, C_OUT: ud BIT); slutningen FULL_ADDER, arkitektur STRUKTUR af FULL_ADDER er - Component erklæringer komponent XOR_2 port (A, B: i BIT; Z: ud BIT) ; ende komponent; komponent AND_2 port (A, B: i BIT; Z: ud BIT); ende komponent; komponent OR_2 port (A, B: i BIT; Z: ud BIT); ende komponent - Configuration specifikationer for alle : XOR_2 brug enhed WORK.XOR_2 (algoritme), for alle: AND_2 brug enhed WORK.AND_2 (algoritme), for O1: OR_2 brug enhed WORK.OR_2 (algoritme) - Signal erklæringer signal S1, S2, S3: BIT; begynder - Component instantieringer benytter navngivne forening X1: XOR_2 port kort (A => A_IN, B => B_IN, Z => S1); X2: XOR_2 port kort (A => S1, B => C_IN, Z => SUM ); A1: AND_2 port kort (A => S1, B => C_IN, Z => S2); A2: AND_2 port kort (A => A_IN, B => B_IN, Z => S3); O1: OR_2 port kort (A => S2, B => S3, Z => C_OUT);