integrator settling tid

C

cjupiter

Guest
Hvordan kunne jeg simulere og dermed finde ud af at løse tid af et koblet kondensator integrator hjælp krydderi?

Tak

 
Det seetling tid er ikke defineret meget godt.i normal fm design som regel en bilæggelse tid siges toppen være 5-7 gange af tau (= RC).Afhængig af den beslutning, du har brug for.

 

Welcome to EDABoard.com

Sponsor

Back
Top