R
r_p_sanna
Guest
Ethvert organ hjælpe mig ud af, hvordan grænseflade Matlab model i Verilog.
Målet er, ligesom jeg har en Matlab model, som får input fra de verilog og genererer output.Verilog nødt til at bruge Matlab udgang til videre forarbejdning.
Målet er, ligesom jeg har en Matlab model, som får input fra de verilog og genererer output.Verilog nødt til at bruge Matlab udgang til videre forarbejdning.