O
Olivia
Guest
Hi there,
Jeg har nogle problemer, samtidig med at integrere en speciel dobbelt port RAM kerne (genereres i xillinx ISE) i en Xillinx EDK projekt.
Havne i min DP-RAM er udformet forskelligt Med sigte på at øge hastigheden af dataudveksling.DP-RAM-størrelse er 1Kbytes.Adgang på port A er byte-klog, så den resulterende adresse længde er 10 bit bred.På havnen B adgangen er 4-byte-vis, således at de resulterende adresse længden er 8bits bred.
Med sigte på at forbinde denne dobbelte port RAM til et microblaze, brugte jeg en ip_bram_controller, som er en færdig IP-kerne i EDK.The ip_bram_controller fungerer som kontaktflade mellem den microblaze og dobbelt port RAM.
Dette ip_bram_controller har en adresse længde på 32bit på begge sider.
Signalerne fra havnen En af mine dobbelt prot RAM er defineret som eksterne signaler og henføres til benene på en ekstern bestyrelse (FPGA board).Signalerne fra havnen B er derefter overdraget til de signaler af den tilsvarende port på ip_bram_controller.
Dette indebærer, at 8bit adresse bus på min dobbelt port er tildelt 32bit adresse bussen af ip_bram_controller.All dette gøres manuelt i EDK.
Her er problemet:
Med sigte på at generere et Netlist for komponenter og deraf bitstream til design der er denne vedvarende fejl der siger adressen busser af 8bit og 32bit er ikke compartible.
Mit spørgsmål er, hvordan kan jeg tilslutte min DP-RAM direkte til opb bussen, uden at bruge en ip_bram_controller?
Jeg har denne fejl, når jeg bruger Bram controller: G: \ Fohtung \ DAP_Evaluation_Package \ LLC \ refBasic \ ML403 \ microblaze \ system.mhs
linje 318 til 32 bit-bredde-stik ikke passer 8 bit-bredde-port
Hvordan kan jeg få disse to til at matche?
Jeg vil være taknemmelig for et svar.På forhånd tak!
Olivia.
Jeg har nogle problemer, samtidig med at integrere en speciel dobbelt port RAM kerne (genereres i xillinx ISE) i en Xillinx EDK projekt.
Havne i min DP-RAM er udformet forskelligt Med sigte på at øge hastigheden af dataudveksling.DP-RAM-størrelse er 1Kbytes.Adgang på port A er byte-klog, så den resulterende adresse længde er 10 bit bred.På havnen B adgangen er 4-byte-vis, således at de resulterende adresse længden er 8bits bred.
Med sigte på at forbinde denne dobbelte port RAM til et microblaze, brugte jeg en ip_bram_controller, som er en færdig IP-kerne i EDK.The ip_bram_controller fungerer som kontaktflade mellem den microblaze og dobbelt port RAM.
Dette ip_bram_controller har en adresse længde på 32bit på begge sider.
Signalerne fra havnen En af mine dobbelt prot RAM er defineret som eksterne signaler og henføres til benene på en ekstern bestyrelse (FPGA board).Signalerne fra havnen B er derefter overdraget til de signaler af den tilsvarende port på ip_bram_controller.
Dette indebærer, at 8bit adresse bus på min dobbelt port er tildelt 32bit adresse bussen af ip_bram_controller.All dette gøres manuelt i EDK.
Her er problemet:
Med sigte på at generere et Netlist for komponenter og deraf bitstream til design der er denne vedvarende fejl der siger adressen busser af 8bit og 32bit er ikke compartible.
Mit spørgsmål er, hvordan kan jeg tilslutte min DP-RAM direkte til opb bussen, uden at bruge en ip_bram_controller?
Jeg har denne fejl, når jeg bruger Bram controller: G: \ Fohtung \ DAP_Evaluation_Package \ LLC \ refBasic \ ML403 \ microblaze \ system.mhs
linje 318 til 32 bit-bredde-stik ikke passer 8 bit-bredde-port
Hvordan kan jeg få disse to til at matche?
Jeg vil være taknemmelig for et svar.På forhånd tak!
Olivia.