Kan du hjælpe mig med at analysere dette kredsløb

J

Jenifer_gao

Guest
Hej Alle:

Jeg laver en analyse af en visning kredsløb til CMOS-billedsensor, som er vist i den vedhæftede fil.Ved at styre reset og signaltransmission gate, på reset signal og foto signal kan passere til C1 på forskellige tidspunkter.Hvis vi antager, at transistoren over C2 er først tændes ved at anvende en amp_reset, og derefter de-aktive.Reset Transmissionsgate er slået til senere.Endelig signaltransmissionen porten er tændt.Som vist i den vedhæftede fil det endelige resultat af dette kredsløb er: Vreset - Vsignal
og det opfylder:

Vreset - Vsignal = (C1/C2) (signal - reset) ref

Jeg forsøgte at udlede denne ligning, men det mislykkedes, hvis nogen kan vise mig, hvordan du får det.Tak.

Jenifer
Beklager, men du skal logge ind for at se denne vedhæftede fil

 
Der er noget galt i den skematiske.De to analoge transmission porte er parallelt, og så man er overflødig.Måske man bør gå til jorden i stedet for det signal input.

 
Jeg er enig.Hertil kommer, må dette være et koblet kondensator kredsløb.Ellers offset strømme vil nuke den opamp bilag Gm fase.

 
Jeg synes, det ligner en integreret ADC celle.
t1 t2 C1 C2 ref ... vent

 
Dette er en interessant schematic.it kan reducere modregning af input.

 
ur bruger korreleret douple stikprøveteknik
Der er ikke noget problem i at bruge de to transmissions-porte, som de opererer ligeglade gange
ur kredsløb er en negativ gevinst forstærker
det vil være bedre, hvis u sende tidsdiagrammer af input og output

 
Jeg har designet en gang en sc int med to kontakter (transmission gates) parallelt.Den Reson var at fremskynde bosætte tid (både tænder), og efter den hurtige løsning fase den ene kom fra, mens den anden switch (den mindste) er stadig på.efter nogen tid fik også slukket.Årsagen til denne mærkelige design var at reducere opkræve injektion (jo mindre w * l af transistoren jo mindre effekt)

 

Welcome to EDABoard.com

Sponsor

Back
Top