Kilde Latency fra eksterne clock kilde og PLL

[praneshcn]

Hej, når vi har en ekstern clock kilde, og en PLL inde i en chip-level design fra hvilket punkt til hvilket punkt vil kilde latency blive overvejet. Da det er en chip level design overveje uret pad i mellem den eksterne clock kilde og PLL.

 

[vikramc98406]

Til min forståelse, ----> PLL ----> Clock Generation punktkilde Latency, hvis uret er fra, Eksterne Ur Pin (Say IO pin) er fra PLL udgang til Ur Generation punkt for andre sager som nedenfor Eksternt ur Pin -----> Clock Generation punktkilde Latency er fra IO pin til Ur Nå punkt / Generation punkt kan nogen sætte dine kommentarer til denne.

 

[iwpia50s]

Det lyder mere som du har to ur kilder, og de er enten vælges, eller de kører forskellige ure på chippen. Hvis de er to forskellige ure så er du nødt til at angive både kilde latenstider som anført af vikramc98406. Hvis ure kan vælges, så er du nødt til at oprette to SDC filer og vælg et ur eller den anden, og sæt den kilde latenstid som angivet af vikramc98406.

 

[chethancta]

kilde latency = kilde (oscillator) til CLK defination pin (chip CLK pin) netværksventetid = clkpin (port def) at floppe CLK pin