Kom godt i gang med Wishbone og Opencores

[jmag99]

OK, så min baggrund i FPGA's er et kursus i løbet af min mestre programmet.Jeg forstår, hvordan man kode grundlæggende Verliog moduler etc. ..men ikke meget mere.

Jeg er op og kører på en Digilent Spartan 3 Starter Board og er i stand til at programmere den og læse / skrive den indbyggede hukommelse osv. ..

Nu vil jeg gerne udforske nogle af de opencore projekter.Jeg besluttede at starte simpelt med SPDIF IP-Core.Dette er en wishbone kompatibel IP-kerne.

Problemet er, at jeg ikke ved, hvordan man kommer i gang med modul.Jeg antager jeg har brug for et højere niveau modul, der definerer alle de registre og wishbone havne etc. ..

Kan nogen hjælpe mig med dette?

Også IP-core jeg valgte at starte med er skrevet i VHDL.Jeg planlægger at skrive Verilog moduler til at arbejde med det.Er dette muligt, eller skal jeg holde mig til 1 sprog?

Tak for enhver hjælp, du kan give mig.

 

[news]

Do sieci trafiła już oficjalna, podana przez AMD specyfikacja nowych, wytwarzanych w 32nm procesie produkcji APU Llano. Opisywane wielokrotnie na łamach naszego...

Read more...

 

[nxtech]

For det første, lær at i det mindste forstå både VHDL og Verilog.Lær at kode i begge, hvis du kan.

For det andet, så brug opencores fyrene til at hjælpe dig med at bruge kerner du får derfra.De skrev dem, og er den bedste kilde til information for at gennemføre dem.

E

 

[shawndaking]

hvis du bruger Xilinx EDK design, det bedste er at bruge opb 2 wishbone bro til at sammenkoble med wishbone enheder.

Jeg kan ikke se, hvorfor du skal bruge 2 sprog - holde sig til, hvad du kender bedst.

 

[nxtech]

shawndaking, har du nogensinde prøvet at få et job på en virksomhed, der kun bruger Verilog og du kun koden i VHDL?

How about får et design for at ændre og forbedre og i VHDL og du kun kode i Verilog?

Min pointe er, at du ikke ønsker at pigeon hole dig selv.Tænk over det.

E

 

[shawndaking]

at min udtalelse:
skriftligt HDL-kode er ofte et mareridt, whever det er verilog, eller vejret er det i vhdl.

du bedre holde sig til et sprog, at du er mere komfortabel med.

Jeg tror ikke, at alle virksomheder vil have dig til at bruge 2 sprog - grunden er meget enkel: det vil koste dem flere penge til at betale for vhdl og verilog designværktøjer, og licenser.

hvis du har et design, nogen har skrevet i andre sprog, og det virker - bare instantiere den i dit design.hvis det ikke virker, skal du ikke bruge det!
Senest redigeret af shawndaking den 12 marts 2008 11:07, edited 1 time i alt

 

[nxtech]

Shawn jeg ville have at sige, at du tilsyneladende ikke har gjort en masse af HDL-kodning med denne holdning og mening.Hvis du føler at skrive HDL-kode er ofte et mareridt, så jeg kan være sikker på, at du enten ikke er meget god eller ikke er meget erfarne, sandsynligvis begge dele.

Jeg har skrevet HDL-kode siden 1996, og jeg kan kode ganske godt i både Verilog og i VHDL og Im gøre godt med System C.

Som for selskaber, der dont ønsker at bruge begge sprog, der er mange, og jeg har arbejdet for flere.Der er mange årsager, men de to, der altid får påpeget, er, at nogle HDL arbejde er bedre egnet til at ske på et sprog i forhold til en anden.

Som for værktøjer der er flere, der støtter både VHDL og Verilog i samme fil.Måske skulle du bruge lidt tid på at lære om dem.

E