Kombination af VHDL og Verilog-koder?

[michael]

Hej,

I et system design, er nogle af de moduler gjort i VHDL og andre i Verilog.

får vi alle spørgsmål efter integrationen af alle moduler fra både VHDL og Verilog.

Please tyder på hvad de skal gøre.Hilsen,
Michael

 

[FVM]

Blandet sprog design er helt normalt at min mening.Du vil bemærke, at IP-kerner, der leveres fra FPGA leverandører og tredjemand ofte er samlet fra blandet sprog moduler.I nogle tilfælde er endda begrænsning af en HDL sprog en grund til at bruge en anden for nogle design dele.

Som et særligt punkt, blandet Sprogsimulering eventuelt kræver yderligere software-licenser, men det er generelt supported.When instantiere VHDL moduler i Verilog, skal generiske lægemidler defineres gennem gamle stil # () syntaks i stedet for defparam, der er understøttet af ModelSim i blandede sprog .

 

[Atena]

Med hensyn til design: Du kan nemt blande disse moduler i Verilog og VHDL sammen, hvis de er relateret til hinanden ved hjælp af design Compiler ...(1)
Med hensyn til simulering: VCS-MX kan støtte blandet HDL-simulation ...(2).

 

[jonyRoyal]

Ya ... Its True ... du vil stå over for problemet afhænger af, hvad simulator, du vil bruge

VHDL behov for file list
verilog behøver ikke at file list

Nc, modelsim, vil vcs passe abt det