Langsom Simulation - simulering langsom tilstand tælle

[Digital-L0gik]

Hej,

Jeg kører en RTL simulering af en stat maskine i NCSIM og tager lang tid at fuldføre.Den statsmaskine gennemfører store skranker til lange forsinkelser gange.Imidlertid er simulering går meget langsomt.Jeg har outputted optællingen af af sims bruge displayet erklæringer til fejlsøgning formål.I begyndelsen, greven stigninger forholdsvis hurtigt, men med tiden det sinker.Er der nogen vide, hvorfor dette er, og hvordan jeg kan måske fremskynde tingene?
Senest redigeret af Digital-L0gik den 16 februar 2009 23:13, edited 1 time i alt

 

[RBB]

Tænd profilering ( profil), som vil skrive en tekst-fil, der viser, hvilken linje (r) simulatoren er tilbringer det meste af sin tid.

 

[Digital-L0gik]

Jeg ved, hvor det er langsom, fordi min fejlretningsuddata bruge displayet opgørelser viser status for min regne med hver cyklus.Den gradvist bliver langsommere.Så hvorfor skulle noget i retning af følgende skaber så stor en bremse?
Kode:always_ff @ (posedge clk)

begynd

if (rst == 1'b1) count <= '0;

anden

if (gøres == 1'b0 & & state == count)

begynd

count <= count 1'b1;

$ display ( "Count:% b:", count);

ende

endealways_comb

gjort = (count == 16'b 1111_1111_1111_1111? 1'b1, 1'b0);

 

[ljxpjpjljx]

faktisk er simuleringen hastighed relateret til PLI og display kommando!

 

[aji_vlsi]

Hej,

Digital-L0gik skrev:Tak for den profil spids dude det virkede hahahaha.
Det var der peger på sv påstand jeg skrev, at der tilsyneladende hogs hukommelsen over tid!

 

[viju]

Hi Ajeetha,

Fra dit svar, har jeg en et spørgsmål til dig.Baseret på din enorme erfaring kan du fortælle mig, hvor meget hukommelse (execution hastighed) de påstande (SVA) vil tage?Jeg mener, hvor meget faste udgifter vil være på simulering tid på grund af SVA?

Jeg vil også gerne vide fra ydeevne perspektiv, at hvis jeg gennemføre protokollen kontrol mekanisme med verilog kode v / s SVA.Hvoraf den ene er bedre med hensyn til simulering hastighed?

Pl.forsøge at besvare alle de spørgsmål ...

På forhånd tak ...

 

[Digital-L0gik]

Citat:assert ejendom (@ (posedge refclk) 1'b1 # # [0: $] (state == RUN)) $ display ( "Pass");

|

ncsim: * W, RUNAWY (. / sequencer.sv, 193 | 5): usædvanligt mange forsøg i gang.

assert ejendom (@ (posedge refclk) 1'b1 # # [0: $] (state == RUN)) $ display ( "Pass");

|

ncsim: * W, MEMHOG (. / sequencer.sv, 193 | 5): Kræver at øge hukommelsen over tid.