Lanuch Verilog-XL fejl i IC5.0

[benny16]

Hej, når jeg bruger Verilog-XL sim den skematiske,
der vises:

Simulering OPTION ADVARSEL:
Ugyldig verilog eksekverbare verilog
Kontroller eksistens og / eller tilladelserne, og prøv igen.Relativ pathnames er relativ til at køre direkte.

Tryk på OK, jeg kan åbne verilog-XL vindue og check CIW-option-licens, "virtuos skematisk komponist verilog interface" kører.

Så efter input den simuli i testhbench.verilog og køre "start interaktive", en anden advarsel vises:
ADVARSEL: VLOGIF [BADFILE GLOBAL]
user-setable global variabel: verilogSimBinary er ugyldig
relative pathnames er relativ til at køre biblioteket OK / CANCEL aborts simulering.

Min installeret bibliotek af IC 5.0 er / tools/cds5 og Linux RH7.3

Tak
Benny

 

[FOM]

Jeg husker Verilog er ikke medtaget i IC5.0.You need LDV-pakken til at køre Verilog.

 

[labodhibo]

FOM har ret,
Du er nødt til at have LDV frigivelse på plads for VerilogXl
NC er den vej at gå.

Labo

 

[benny16]

i IC 5, verilog-XL er kun kan sim gaten plan.Jeg kan køre det i UNIX, men måske min pc har forskellige stien indstillet.

Hilsen,
Benny

 

[labodhibo]

PC?
IC5 ikke understøttes i Windows.Kun linux.
Labo

 

[OvErFlO]

Jeg havde det samme problem, jeg har løse installerer LDV pakke og sætte en korrekt stinavnet i bin bibliotek af LDV ...