Latch baseret ur gating problem i Power Compiler

[yx.yang]

Hej, Venner: jeg møder et problem, når du bruger Synopsys strøm compiler til at gøre Latch baseret ur gating. Jeg ønsker aviod tværs ur domæne data, multi-cykelsti data og data fra chippen inputport blevet brugt til at gøre uret gating aktivere beregning. Mens magt compiler bruger disse signaler til at gøre uret gating aktivere beregning. Da der er en masse af disse punkter i mit design, kan jeg ikke finde dem manaully én efter én. Mit spørgsmål: a): Er der nogen magt compiler commond eller optioner kan opnå dette? b): Og hvordan vil du håndtere disse punkt, når du gør uret gating? Har du medtage disse punkter for at gøre uret gating muliggjort en beregning? Thanks.

 

[paulki]

Hej Yang, jeg er overbevist om PowerCompiler helt sikkert vil støtte til at bryde korset ur domæne og multicycle sti i design. a). Bedre henvise Power Compiler manual for den nøjagtige kommandolinjer. b). Bryd Ur Gate sti og udelukker fra timingen kontrollere og gøre det STA / Power Analysys. Prøv at udføre Dynamic Simulation (GLS) for at indfange Power vinduet og proces back-end at få den skåret over samme læst Strøm numre. -Paulki

 

[yx.yang]

Hej Yang, jeg er overbevist om PowerCompiler helt sikkert vil støtte til at bryde korset ur domæne og multicycle sti i design. a). Bedre henvise Power Compiler manual for den nøjagtige kommandolinjer. b). Bryd Ur Gate sti og udelukker fra timingen kontrollere og gøre det STA / Power Analysys. Prøv at udføre Dynamic Simulation (GLS) for at indfange Power vinduet og proces back-end at få den skåret over samme læst Strøm numre. -Paulki

Hej, paulki: Tak for dit svar. Jeg synes, at hvis du bruger låsen uden clock gating, viljestyrke compiler bryde tværs ur domænenavn vej til clock gating aktivere beregning. Mens for Latch-baserede clock gating, viljestyrke compiler ikke denne operation. Jeg ved ikke hvorfor. Vil du bedes du venligst være med til at give nogle nogle DC kommandoen og muligheder, der kan opnå dette. Thanks.