lave fredfyldte nuværende LDO design?

X

xinhunlei

Guest
Hej alle, jeg vil designe et på chip LDO, at spec er VOUT = 3.3v vin = 4.4V-5.5V, jeg tror, at disse spec er let at opnå,
men det kræver IQ kun 2uA, har jeg svært!en der har nogle ideer eller give mig nogle papirer til refrence?thanks a lot!

 
Jeg tror, du bare nødt til at udforme en lav strømmens EA opfylder specifikationen.

måske EA bør være i subthreshold regionen.

 
Der er flere ting, du skal tage hensyn.
1) du har brug for at designe en meget lav bias nuværende reference, normalt omkring 100nA eller derunder.

2) hvis der ikke er off-chip kondensator, er det en udfordring at gøre løkken stabil.Du kan søge nogle papirer med nøgleordene "kondensator-fri".

3) Da den nuværende produktion er kun 5mA, magt transistorer vil ikke være for stor, men den fejl-forstærkeren burde være nok udgangsstrøm til at oplade eller aflade gate-kondensator af magt transistor.Den Slew-Rate af fejl-forstærkeren er meget vigtigt.

4) Der er nogle papir om slew-rate ekstraudstyr kredsløb, som kan hjælpe de fejl-forstærker for at oplade strøm transistoren med mindre fredfyldte nuværende.du kan søge på papiret med nøgleordene "SRE" eller "Slew-Rate ekstraudstyr".

 
Jeg forstår ikke, hvordan man kan overveje at bruge en lav strømmens EA til mit design, kan du fortælle mig nogle detaljer?
Til IamnotJunk: Hvad mener du, du?
De fleste ting jeg bekymrer er stablity under sådanne lav intelligenskvotient.Hertil kommer, at hvis jeg bruger en bandgap klar reference, er dette muligt? Hvilken slags ofrefrence kan jeg bruge i denne lav IQ LDO design, mens det er PSRR er stor?

 
Lekage selv vil kunne sammenlignes med ur quiscent aktuelle.Jeg donno hvordan man kan designe med 2uA af Current.

 
Det er muligt at designe et 2uA Iq LDO, men det er ikke sket endnu.Jeg ved det, fordi jeg arbejder på det.For ur reference, skal u at bruge subVth reference gerne Giuseppe de Vita & Giuseppe Iannaconne VREF, som er nanopower 10 ppm vrefs, eller krumning korrigeret subvth VREF.men dette sidste dem, der tager for meget område (store modstande).Typiske fejl forstærker påvirke ikke længere er egnet til denne type af ansøgninger, og u skal operere i subvth hele tiden.Da dette vil forringe hastigheden af kredsløbet (selv om ur LDO plejer kilde for meget strøm), u savn dynamisk aktiv nuværende vask / kilde for snyltende kapacitans af Mpass.dette kan opnås med GM-celler i Fælles gate config.Jeg er nå 1,6 uA af IQ på alle vifte af Iout (0-100mA).Men der er et stort problem, der endnu ikke er fast: PSRR.PSRR på midten af båndet freq aproaches 0dB, og det er godt, bare meget meget dårlig

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Ked af det" border="0" />Det er alt jeg kan sige om denne form for kredsløb.

 
Jeg har set nogle BGR gennemførelse med strøm 1.4uA.Jeg tror stadig det vil være en udfordring at gennemføre."Very Low Power High Temperature Stability Bandgap Reference Voltage" af W. Rahajandraibe, D. Auvergne, C. Dufaza & B. Cialdella, B. Majoux og V. Chowdhuryblot søge dette papir og ville være nyttigt for BGR design af LDO.

 
Yeah, right, men vi snakker om lovgiverne, ikke henvisninger, skal du gøre referencer (dvs. bandgap) ikke behøver at give nogen aktuelle til en belastning, fordi de hjælper til partiskhed, ikke til kilden.

 
Jeg følte BGR også er en del af LDO Iq bortset fra Err amp.Thats how we do design her ..

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top